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摘要：本论文设计了一个10位125KSpS的R-C混合型逐次逼近型A/D转换器IP。高6位电荷重分配型DAC和低4位电阻DAC的混合型结构,使面积、功耗达到优化设计。高4位采取热温度编码,低6位采取6-64位译码,优化了单调性和线性。设计中采取一个电阻阵列两套制约逻辑的策略既实现了DAC功能,也配合时序实现了数字模拟混合方式去除系统失调,使得该IP更适合于运用在SOC级芯片当中。时序的设计中采取提前预置寄存器的策略,使得数据延迟仅有10.5个时钟周期。前置放大锁存器结构的比较器结构中引入放大,锁存相互隔离的时序制约,有效减少了回馈噪声的影响。采取65nmCMOS制程工艺流片。为了适应3V I/O的运用,模拟部分电压采取2.5V设计,SAR制约逻辑/时序电压采取1.2V设计。测试结果：DNL+/-0.3LSB,INL+/-0.55LSB；有效分辨率9位,总谐波失真(THD)-61.01dB。ADC设计面积为0.036mm2,总功耗500uW。性能指数(Figure of Merit-FOM)3.9pJ/conv.-step。关键词：A/D转换器论文混合型逐次逼近论文电荷重分配论文温度计编码论文比较器论文消除失调回馈噪声数据延迟论文
摘要4-5
Abstract5-6
引言6-7
第一章 绪论7-11
1.1 课题背景及作用7-8
1.2 国内外A/D探讨情况8-9
1.3 探讨目标及内容9-10
1.4 论文组织10-11
第二章 SAR型A/D转换器基本原理11-20
2.1 SARA/D转换器原理11-13
2.2 SAR型ADC的结构与进展走势13-19
2.2.1 SAR型ADC的结构13-18
2.2.2 SAR型ADC的进展走势18-19
2.2.3 SAR型ADC的特性参数19
2.4 本章小结19-20
第三章 电荷分配-电阻型SAR A/D转换器设计20-32
3.1 电荷分配-电阻型结构浅析20-21
3.2 DAC设计21-26
3.2.1 C-DAC分辨率选取22-23
3.2.2 C-DAC电容阵列设计23-24
3.2.3 寄生电容考虑24
3.2.4 消除失调的设计24-26
3.3 比较器设计26-30
3.4 SAR时序设计30-31
3.5 本章小结31-32
第四章 电荷分配-电阻型SAR A/D转换器版图设计32-33
第五章 EDA验证及测试结果浅析33-40
5.1 仿真结果33-35
5.2 测试结果与浅析35-40
5.2.1 单调性(Monotonicity)36
5.2.2 线性(Linearity)36-39
5.2.3 动态特性(Dynamic Performance)39
5.2.4 测试结果小结39-40
第六章 总结与展望40-42
6.1 总结40
6.2 展望40-42
致谢42-43