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摘要：在“数字电子技术基础”常规教学模式中，融入仿真辅助教学，用VHDL语言和图形输入两种设计方式将组合逻辑功能器件的逻辑设计输入到MAX+plus II软件中，依靠软件自动完成逻辑编译和仿真测试。
关键词：VHDL；MAX+plus II；仿真
作者简介：曾伶俐（1972-），女，湖北京山人，三峡大学电气与新能源学院，副教授；黄悦华（1972-），男，湖北监利人，三峡大学电气与新能源学院，教授。（湖北?宜昌?443002）
1007-0079（2012）25-0049-02
“数字电子技术基础”包含组合逻辑功能器件的内容，该内容主要介绍编码器、译码器、数据选择器、数值比较器等器件。对每个逻辑器件课程均详细给出了功能表、逻辑图和工作原理。这种纯理论模式的教学显得单调、晦涩，如果内容再往纵深方向扩展一点，学生则会感到难于理解和掌握，所以纯理论教学不能达到良好的教学效果。如果能够结合仿真实验展示，给学生以直接的图形化印象教学和趣味性教学，则能激发学生的学习兴趣，能让学生主动地学习并较容易地理解和接受知识，而且这种逻辑仿真迅速而简便，不需要单独的实验装置，直接依靠电脑中的EDA软件完成，所以教师可以在多媒体理论教学中直接调用仿真软件演示。
以VHDL语言表达设计意图，以FPGA作为硬件实现载体，以计算机为设计开发工具，以EDA软件为开发环境的现代电子设计方法日趋成熟。作为理论课程的辅助教学，不需要FPGA硬件载体，完全可以依赖功能强大的计算机，在EDA工具软件平台上，对以硬件描述语言为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、逻辑化简、逻辑分割、逻辑综合、结构综合（布局布线），以及逻辑优化和仿真测试，直至实现既定的电子线路系统功能。
VHDL语言可以在多种EDA工具设计环境中运行，在这里使用MAX+plus II软件，硬件平台是工作站或高档微机。高档微机的配置应该具有：
高分彩显17英寸以上，分辨率1024×768或更高
硬盘20GB以上
内存512MB以上
CPUIntel兼容CPU
光驱8倍速以上
操作系统Windows XX
开发工具MAX+plus II 或 Quartus II
（1）以文本方式用VHDL硬件描述语言输入38译码器的逻辑设计。新建一个文本编辑文件，选择File及其New，选Text Editor file文件类型，用VHDL语言对38译码器编写如下程序
Libraryieee；??begin
USE ieee.std_logic_116
if a="000"then
ENTITYymq_38_2is??D<="00000001"；
port（a：in std_logic_vector（2 downto 0）；?elsif a="001" then
D：out std_logic_vector（7 downto 0））；?D<="00000010"；
elsif a="010" then
end；??D<="00000100"；
Architectureoneofymq_38_2 is?elsif a="011" then
D<="00001000"；??D<="01000000"；
elsif a="100" then?else
D<="00010000"；??D<="10000000"；
elsif a="101" then?end if；
D<="00100000"；?end process；
elsif a="110" then?end；
（2）以图形编辑的方式直接输入38译码器的逻辑图。新建一个图形编辑文件，选择File及其New，选Graphic Editor类型，在该文件窗口中调出三输入与门AND
两种不同的设计输入的后续步骤是相同的，首先选择File菜单下的Project及其Set Project to Current File将文件设置为当前项目，选择MAX+plus II及其compiler进行编译，如果编译后没有通过，则双击提示的错误定位后改错，再编译直到通过。
（1）建立波形文件。为此设计建立一个波形测试文件，选择File\New，再选择new窗中的Weform Editor file项，打开波形编辑窗。
（2）输入信号结点。在波形编辑窗口的上方选择node项，在下拉菜单中选择输入信号结点项Enter Nodes from Snf。在弹出的窗口首先点击List键，这时左
（3）设定仿真时间宽度。选择File项及其End time选项，在End time选择窗口中选择适当的仿真时间域，以便有足够长的观察时间，如可选默认的1微秒。
（4）加上输入信号。将a，b，c赋值000，001，010，011，100，101，110，111。
（5）波形文件存盘。选择File项及其Se as选项，按OK键即可。
（6）运行仿真器。选择MAX+plus及其Simulator选项，点击跳出的仿真器窗口中的start键。仿真运算完成后得到图3所示的时序波形。对应每一组代码输入，有唯一的一个输出为有效电平，所以该38译码器的设计逻辑功能正确。
从输入38译码器的设计，然后编译，最后仿真测试，整个过程的演示给学生展示了一个器件的研发，给学生带来设计兴趣的同时，也让他们掌握了译码器的功能和结构。
四、总结
传统的“数字电子技术基础”教学结合实验仿真辅助教学，是将理论和实践教学相结合。实践证明，通过这种新型的方式教学，学生不仅对译码器逻辑器件的结构和功能具备理性认识，更具有了深刻的感性认识，从而深入地了解和掌握了该知识点。
参考文献：
刑建平,曾繁泰.VHDL程序设计教程[M].北京:清华大学出版社,
2005.
康华光,邹寿彬.电子技术基础——数字部分(第四版)[M].北京:高等教育出版社,2000.
（责任编辑：宋秀丽）
关键词：VHDL；MAX+plus II；仿真
作者简介：曾伶俐（1972-），女，湖北京山人，三峡大学电气与新能源学院，副教授；黄悦华（1972-），男，湖北监利人，三峡大学电气与新能源学院，教授。（湖北?宜昌?443002）
1007-0079（2012）25-0049-02
“数字电子技术基础”包含组合逻辑功能器件的内容，该内容主要介绍编码器、译码器、数据选择器、数值比较器等器件。对每个逻辑器件课程均详细给出了功能表、逻辑图和工作原理。这种纯理论模式的教学显得单调、晦涩，如果内容再往纵深方向扩展一点，学生则会感到难于理解和掌握，所以纯理论教学不能达到良好的教学效果。如果能够结合仿真实验展示，给学生以直接的图形化印象教学和趣味性教学，则能激发学生的学习兴趣，能让学生主动地学习并较容易地理解和接受知识，而且这种逻辑仿真迅速而简便，不需要单独的实验装置，直接依靠电脑中的EDA软件完成，所以教师可以在多媒体理论教学中直接调用仿真软件演示。
以VHDL语言表达设计意图，以FPGA作为硬件实现载体，以计算机为设计开发工具，以EDA软件为开发环境的现代电子设计方法日趋成熟。作为理论课程的辅助教学，不需要FPGA硬件载体，完全可以依赖功能强大的计算机，在EDA工具软件平台上，对以硬件描述语言为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、逻辑化简、逻辑分割、逻辑综合、结构综合（布局布线），以及逻辑优化和仿真测试，直至实现既定的电子线路系统功能。
一、仿真教学的软件和硬件平台
ALTERA公司的EDA工具MAX+plus II人机界面友好、易于使用、性能优良，因而受到FPGA、CPLD器件设计人员的欢迎。运行在MAX+plus II环境下的VHDL语言具有C语言设计风格，好学好用，因此被众多用户使用。VHDL语言描述能力强，覆盖面广，抽象能力强，所以用VHDL语言作为硬件模型建模很合适。设计者的原始描述是非常简练的硬件描述。VHDL语言可以在多种EDA工具设计环境中运行，在这里使用MAX+plus II软件，硬件平台是工作站或高档微机。高档微机的配置应该具有：
高分彩显17英寸以上，分辨率1024×768或更高
硬盘20GB以上
内存512MB以上
CPUIntel兼容CPU
光驱8倍速以上
操作系统Windows XX
开发工具MAX+plus II 或 Quartus II
二、38译码器的逻辑图和逻辑功能
以38译码器为例，将理论教学和实验仿真教学结合起来。译码的功能是将具有特定涵义的二进制码进行辨别，并转换成控制信号，具有译码功能的逻辑电路称为译码器。38译码器有3个输入a、b、c，它们共有8种状态的组合，即可译出8个输出信号d0-d7，故该译码器称为3线-8线译码器。该译码器可由8个3输入的与门和3个反相器实现，逻辑图如图1所示。三、38译码器的实验仿真
在MAX+plus II软件中输入38译码器的设计，然后利用该软件进行仿真测试将译码器的时序波形源于：标准论文格式范文www.udooo.com
做出来，可以非常直观地看到译码器的输入和输出的对应关系，从而了解译码器的逻辑功能。1.在MAX+plus II软件中输入38译码器的设计
译码器设计输入有两种方式，图形输入法和文本输入法。后者易保存和修改，更适于设计复杂组合逻辑电路和状态机。（1）以文本方式用VHDL硬件描述语言输入38译码器的逻辑设计。新建一个文本编辑文件，选择File及其New，选Text Editor file文件类型，用VHDL语言对38译码器编写如下程序
Libraryieee；??begin
USE ieee.std_logic_116
4.all；?Process（a）
USE ieee.std_logic_unsigned.all；??beginif a="000"then
ENTITYymq_38_2is??D<="00000001"；
port（a：in std_logic_vector（2 downto 0）；?elsif a="001" then
D：out std_logic_vector（7 downto 0））；?D<="00000010"；
elsif a="010" then
end；??D<="00000100"；
Architectureoneofymq_38_2 is?elsif a="011" then
D<="00001000"；??D<="01000000"；
elsif a="100" then?else
D<="00010000"；??D<="10000000"；
elsif a="101" then?end if；
D<="00100000"；?end process；
elsif a="110" then?end；
（2）以图形编辑的方式直接输入38译码器的逻辑图。新建一个图形编辑文件，选择File及其New，选Graphic Editor类型，在该文件窗口中调出三输入与门AND
3、反相器NOT、输入INPUT 和输出OUTPUT元件，按图2所示电路输入设计。
2.对输入设计文件进行编译MAX+plus II编译器将检查项目是否有错，并对项目进行逻辑综合，然后将项目的设计结果加载到一个Altera器件中，同时产生报告文件、编程文件和用于时间仿真的输出文件。两种不同的设计输入的后续步骤是相同的，首先选择File菜单下的Project及其Set Project to Current File将文件设置为当前项目，选择MAX+plus II及其compiler进行编译，如果编译后没有通过，则双击提示的错误定位后改错，再编译直到通过。
3.时序仿真来测试设计项目的正确性
输入的38译码器设计的逻辑功能正确与否还需要通过仿真来验证，即利用MAX+plus II的仿真器来测试38译码器的输入和输出的对应关系是否为38译码器的逻辑关系。（1）建立波形文件。为此设计建立一个波形测试文件，选择File\New，再选择new窗中的Weform Editor file项，打开波形编辑窗。
（2）输入信号结点。在波形编辑窗口的上方选择node项，在下拉菜单中选择输入信号结点项Enter Nodes from Snf。在弹出的窗口首先点击List键，这时左
怎样写论文www.udooo.com
窗口将列出该项设计所有信号结点。由于设计者只需要观察其中部分信号的波形，因此要利用中间的=>将需要观察的信号选到右栏中，然后点击OK键即可将测试信号a，b，c，d0，d1，d2，d3，d4，d5，d6，d7输入仿真波形编辑窗。（3）设定仿真时间宽度。选择File项及其End time选项，在End time选择窗口中选择适当的仿真时间域，以便有足够长的观察时间，如可选默认的1微秒。
（4）加上输入信号。将a，b，c赋值000，001，010，011，100，101，110，111。
（5）波形文件存盘。选择File项及其Se as选项，按OK键即可。
（6）运行仿真器。选择MAX+plus及其Simulator选项，点击跳出的仿真器窗口中的start键。仿真运算完成后得到图3所示的时序波形。对应每一组代码输入，有唯一的一个输出为有效电平，所以该38译码器的设计逻辑功能正确。
从输入38译码器的设计，然后编译，最后仿真测试，整个过程的演示给学生展示了一个器件的研发，给学生带来设计兴趣的同时，也让他们掌握了译码器的功能和结构。
四、总结
传统的“数字电子技术基础”教学结合实验仿真辅助教学，是将理论和实践教学相结合。实践证明，通过这种新型的方式教学，学生不仅对译码器逻辑器件的结构和功能具备理性认识，更具有了深刻的感性认识，从而深入地了解和掌握了该知识点。
参考文献：
刑建平,曾繁泰.VHDL程序设计教程[M].北京:清华大学出版社,
2005.
康华光,邹寿彬.电子技术基础——数字部分(第四版)[M].北京:高等教育出版社,2000.
（责任编辑：宋秀丽）