部件车用微制约器运算和译码部件设计和验证科技

摘要5-6

Abstract6-10

插图索引10-12

附表索引12-13

第1章 绪论13-17

1.1 探讨背景与作用13-15

1.2 本论文探讨工作与内容15-16

1.3 本论文组织结构16-17

第2章 微制约器介绍和相关技术17-27

2.1 ESNL-16 结构17-20

2.1.1 微制约器介绍17-18

2.1.2 ESNL-16 内核组成18-20

2.2 设计策略和流程20-22

2.3 验证与策略学22-26

2.3.1 介绍和进展22-24

2.3.2 验证语言 SystemVerilog24-25

2.3.3 验证策略学 UVM25-26

2.4 小结26-27

第3章 运算部件设计与实现27-38

3.1 运算部件介绍27-28

3.2 运算部件结构28-29

3.3 运算部件微指令设计29-32

3.3.1 运算部件微指令结构30-31

3.3.2 运算部件微程序31-32

3.4 相关算法浅析与选择32-33

3.5 快速乘法器实现33-35

3.5.1 部分积产生33-34

3.5.2 混合压缩树34-35

3.6 定点除法器实现35-37

3.7 小结37-38

第4章 译码部件设计与实现38-49

4.1 译码部件结构与时序38-40

4.1.1 译码部件结构38-39

4.1.2 同步与时序39-40

4.2 复杂指令集译码器40-47

4.2.1 指令结构和特点40-43

4.2.2 译码器结构与实现43-47

4.3 预取队列47-48

4.4 小结48-49

第5章 验证与测试49-64

5.1 软硬件环境49-50

5.2 代码静态检查和统计50-51

5.3 验证流程和对策51-53

5.4 验证平台搭建53-55

5.5 运算部件验证55-58

5.5.1 激励产生55-56

5.5.2 验证与浅析56-58

5.6 译码部件验证58-62

5.6.1 事务级指令激励产生58-59

5.6.2 验证与浅析59-62

5.7 系统级调试和 FPGA 原型测试62-63

5.8 小结63-64

结论64-66